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如何理解晶圆制造的良率（Yield）

更新日期： 2024-08-27
浏览次数： 2322

在晶圆制造中，良率的管理和提升是一个复杂而持续的过程，需要在工艺、设计、材料、设备等多个方面进行综合的优化和管理。通过数据的分析、持续改进的策略、客户协同的优化，最终实现良率的最大化，提高产品质量和产线效率。

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万物智联时代，RISC-V与AI的融合之路该如何走？

更新日期： 2024-08-21
浏览次数： 1766

在全球科技飞速发展的背景下，RISC-V与人工智能（AI）的结合成为了业内关注的焦点，8月19日，第四届滴水湖中国RISC-V产业论坛在上海临港滴水湖畔召开，北京大学讲席教授、RISC-V国际基金会人工智能与机器学习专委会主席谢涛发表了《万物智联时代RISC-V+AI之路》演讲，分析了RISC-V与AI技术的结合及其发……

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晶圆测试与芯片测试有什么不同？

更新日期： 2024-08-19
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晶圆测试（CP）属于“晶圆级”工艺，数千颗甚至数万颗裸芯片高度集成于一张晶圆上，对测试作业的洁净等级、作业的精细程度、大数据的分析能力等要求较高，因此技术实力较强的测试厂商通过精益生产能够实现更好的效益，拉开与其他对手的差距。

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Semicon半导体工艺：干法刻蚀与湿法刻蚀的区别和特点

更新日期： 2024-08-16
浏览次数： 2471

半导体制造工艺中的刻蚀是利用物理和(/或)化学方法有选择性地从晶圆表面去除不必要材料的过程。刻蚀工艺通常位于光刻工艺之后，利用刻蚀工艺对定义图形的光阻层侵蚀少而对目标材料侵蚀大的特点，从而完成图形转移的工艺步骤。刻蚀工艺主要分为干法和湿法两种。

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3纳米制程芯片为什么需要EUV光刻机和多重曝光技术？

更新日期： 2024-08-16
浏览次数： 1793

晶圆制造工艺是一个非常复杂的过程，特别是在3纳米制程中，挑战会更加显著。让我们一步步来理解EUV（极紫外光刻）多重图案（Multi-Patterning）技术在实现图案分辨率时所面临的挑战。

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晶圆制造中的“鸟喙效应”（bird beak）

更新日期： 2024-08-16
浏览次数： 2108

集成电路采用LOCOS（Local Oxidation of Silicon）工艺时会出现“鸟喙效应”（bird beak），这是一种在氧化硅生长过程中，由于氧化物侧向扩展引起的现象。

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第三代半导体碳化硅衬底分类、技术指标、生长工艺、产业链、下游应用等解析

更新日期： 2024-08-15
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根据《中国战略性新兴产业：新材料(第三代半导体材料)》，与硅相比，碳化硅拥有更为优越的电气特性:

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晶圆背面二氧化硅边缘腐蚀的原因

更新日期： 2024-08-15
浏览次数： 1888

在集成电路生产过程中，晶圆背面二氧化硅边缘腐蚀现象是一个常见但复杂的问题。每个环节都有可能成为晶圆背面二氧化硅边缘腐蚀的诱因，因此需要在生产中严格控制每个工艺参数，尤其是对边缘区域的处理，以减少这种现象的发生。

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电子元器件的下一站是出海？

更新日期： 2024-08-14
浏览次数： 1690

欧美→日本、韩国和中国台湾→中国大陆→东南亚等。最近5年，由于东南亚具备人口红利、劳动力成本、巨大的需求等优势，中低端的电子产业逐渐从中国大陆转移到越南等东南亚国家。下面以越南为例。

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为什么硅片是圆形的，芯片是方形的？

更新日期： 2024-08-13
浏览次数： 1694

虽然硅片是圆形的，但是在其上制作芯片时，为了最大限度地利用空间，减少浪费，通常会在硅片上设计成多个方形或矩形的芯片布局。方形芯片在圆形硅片上排列得更加紧密。

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深圳线下沙龙交流纪要：TSV、TGV、2.5D/3D、Hybrid Bonding等先进封装技术要点

更新日期： 2024-08-13
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我们每次活动都有交流主题和专家级的业内人士参与，这次活动准备了TSV和TGV的PPT课件给到参会者、嘉宾也分享了各自的学习资料和经验。欢迎各位朋友参加后续活动。

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半导体设备有哪些卡脖子的核心零部件？

更新日期： 2024-08-13
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薄膜沉积是芯片制造的核心工艺环节。薄膜沉积技术是以各类适当化学反应源在外加能量（包括热、光、等离子体等）的驱动下激活，将由此形成的原子、离子、活性反应基团等在衬底表面进行吸附，并在适当的位置发生化学反应或聚结，渐渐形成几纳米至几微米不等厚度的金属、介质、或半导体材料薄膜。芯片是微型结构体，其内部结构是3D立体式形态，衬……

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